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為什么存儲芯片制程低于邏輯芯片?

在進(jìn)入深亞微米以后,存儲芯片的node和邏輯芯片的node已經(jīng)不是一個概念了。很久以前 芯片的node是用half pitch/柵極長度來定的,比如intel 0.5 μm 工藝的Lg= 0.5 μm, 它的half pitch也是是 0.5 μm,這兩個數(shù)值是一致的,這個對于存儲芯片也一樣。但是到了1997年,這兩個數(shù)值開始偏離的,因為intel開始追求更小的柵極長度而不是更高密度的芯片(柵極長度決定芯片的速度)比如Intel的0.18的制程對應(yīng)的half pitch其實 230nm。但是存儲芯片還是在追求更高密度的集成度,所以half pitch還是memory追求的目標(biāo)。

到了FINFET時代,node的概念就更混亂了,簡直是一個數(shù)字各自表述。不過基本上intel22nm=TSMC16nm=SAMSUNG14nm,看上去只有Intel的數(shù)字比較靠譜,其他廠的水分都太高了

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在儲存芯片方面,相對簡單一點(diǎn),不過最小pitch的定義各廠也略有不同,micron是用word line的pitch, 韓系廠則是用active的pitch. 不過最簡單的還是看DRAM的容量

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最后再解釋一下為什么定義half pitch比單純追求柵極長度的最小要難:對于光學(xué)成像的光刻技術(shù),最小的分辨率是在于解析兩個最小間距的圖形的能力。也就是說做一個圖形,再小都可以做到,但是要把兩個最小圖形區(qū)分開來才是光刻的極限。道理跟光學(xué)上的瑞利判據(jù)是一個道理,所以存儲芯片的14nm就要比邏輯芯片的14nm的難度高。不過這是純粹從光學(xué)角度上來說的,其實存儲芯片的設(shè)計和良率要求與邏輯芯片差異很大,所以綜合難度(defect, OPC)上來說其實差不多的, 所以現(xiàn)階段半導(dǎo)體的最高水平還是以邏輯芯片為指標(biāo)的,看intel, Samsung 和TSMC拼的你是我活就知道了

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